后摩尔时代，Chiplet以耗时短、成本低和良率高等优点将大放异彩。根据Omdia报告，2024年采用Chiplet的处理器芯片的全球市场规模将达58亿美元，到2035年将达到570亿美元。国联证券认为，Chiplet给当前中国带来了新的产业机会，Chiplet降低了芯片设计门槛，带动IP设计厂商转换为Chiplet供应商，并且推动了先进封装、测试环节的需求。
1、摩尔定律逐渐放缓，“后摩尔时代”已经到来。
根据摩尔定律，半导体芯片上集成的晶体管和电阻数量将每18到24个月将增加一倍。但摩尔定律发展至今已经有50多年，随着半导体工艺的进步，要在同等面积大小的区域里放进更多的硅电路，比如漏电流增加、散热问题增加、时钟频率增长减慢等问题已经不可避免的增加。
芯片制程工艺发展到10nm以下水平后，“摩尔定律”迭代进度放缓、芯片成本攀升问题逐步显露，单纯靠系统级芯片提高性能已经变得更加困难，5nm往下的4nm，3nm等工艺技术，即便取得制程突破，也未必在性能和功耗之间保持平衡。
“后摩尔时代”从系统应用为出发点，不执着于晶体管的制程缩小，将各种技术进行异质整合的先进封装技术成为“超越摩尔”的重要路径。
2、“Chiplet”生逢其时，延续摩尔定律新法宝。
IP的复用性和多样性带来SoC芯片和Chiplet技术的革新。目前，主流系统级单芯片（SoC）都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。
作为先进封装技术的代表，Chiplet走向了和传统SoC完全不同的道路。它将复杂芯片拆解成一组具有单独功能的小芯片单元die（裸片），通过die-to-die将模块芯片和底层基础芯片封装组合在一起，类似于搭积木，形成一个系统芯片，以实现一种新形式的IP复用。
3、Chiplet具有耗时短、成本低和良率高等优点。
在节约成本方面，The Linley Group的白皮书《Chiplets Gain Rapid Adoption:Why Big Chips Are Getting Small》中直接提出，Chiplet技术可以将大型7nm设计的成本降低高达25%；在5nm及以下的情况下，节省的成本更大。
在芯片制造的良品率方面，芯片的良品率与芯片的面积有关，随着芯片面积增大,良品率会下降。掩模尺寸700mm2的设计通常会产生大约30%的合格芯片，而150mm2芯片的良品率约为80%，因此，通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率，同时也能够降低因为不良率而导致的成本增加。
此外，Chiplet模式还具备开发周期短、设计灵活性强、设计成本低等特点；可将不同工艺节点、材质、功能、供应商的具有特定功能的商业化裸片集中封装，以解决7nm、5nm及以下工艺节点中性能与成本的平衡，并有效缩短芯片的设计时间并降低风险。
4、UCIe产业联盟带来Chiplet行业互联标准，中国企业相继加入联盟。
5、Chiplet市场规模将迎来快速增长，为中国带来新的产业机会。
根据研究机构Omdia报告，2024年采用Chiplet的处理器芯片的全球市场规模将达58亿美元，到2035年将达到570亿美元。Chiplet给中国带来了新的产业机会，符合中国国情。
首先，芯片设计环节能够降低大规模芯片设计的门槛；
其次，芯原这类IP供应商可以更大地发挥自身的价值，从半导体IP授权商升级为Chiplet供应商，在将IP价值扩大的同时，还有效降低了芯片客户的设计成本，尤其可以帮助系统厂商、互联网厂商这类缺乏芯片设计经验和资源的企业，发展自己的芯片产品；
最后，国内的芯片制造与封装厂可以扩大自己的业务范围，提升产线的利用率。尤其是在发展先进工艺技术受阻时，还可通过Chiplet的方式来继续参与先进和前沿芯片技术的发展。
6、Chiplet需要更多的测试工作，带来测试机、探针高需求。
对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相比单个大的SoC可以更好的提升Chiplet的良率，但是这也会带来更多的测试工作。众多的芯粒的测试需要在晶圆阶段完成，这就需要更多的探针来同时完成测试。2021年12月，英特尔创新科技前总经理谢承儒也表示，以目前芯片复杂程度与更复杂的封装，需要相应更复杂的测试技术。Chiplet的挑战对于探针卡来说，为了维持最终良率更高一个系统晶片分拆四个小晶片的测试必须在晶圆测试段完成，有需要更多探针卡同时完成测试。
7、在先进制程受到国外限制情况下，Chiplet为国产替代开辟新思路。
本周，美国众议院议长佩洛西窜访台湾，或商讨CHIP联盟事宜，此前外媒报道美国将禁止向中国提供先进制程EDA软件，并禁止向中国提供14nm及以下半导体制造设备，此举有望进一步提速半导体国产替代进程。Chiplet设计架构通过成熟制程产品堆叠，达到高性能芯片效能，为国产替代开辟新思路。
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