通用框架和持续小型化是 CMOS 成功的关键。然而，最近，随着各种架构和应用程序的计算需求激增，CMOS 面临着前所未有的扩展和成本挑战。这需要我们重新构想现有的范式。

CMOS 技术通过平衡性能、能源效率和经济性，彻底改变了电子行业。片上系统 (SoC) 范式允许采用通用方法来驱动日益复杂的系统，在单个芯片上集成越来越多的晶体管。正如已故的戈登摩尔在半个多世纪前所预测的那样，这也实现了大批量和低成本的生产，提高了电子产品的可承受性。

摩尔表示，半导体芯片上的晶体管数量每两年就会增加一倍，这一趋势将推动日益强大和高效的电子设备的发展。简而言之，你可以通过把事情变得更小来让事情变得更好。

对小型化和通用设计的极大关注是 CMOS 在过去几十年中取得巨大成功的核心，但如今已接近其物理极限。

CMOS 缩放遇到多个障碍

虽然 SoC 方法提供了最大的能源效率，但它促使系统架构师在 CMOS 平台内积累大量复杂的功能。2000年代诞生的多核架构的优化导致了多种计算引擎的兴起，从最初的CPU到GPU的分割，到不同功率优化的处理器，再到不同类型的加速器。多年来，SoC 内的内存子系统也发生了广泛的多样化，导致了复杂的层次结构和各种访问机制。

这种持续优化背后的驱动力是需要根据其必须执行的任务类型或工作负载来优化计算系统，每个任务或工作负载都高度特定于目标应用程序。值得注意的是，这种演变甚至可以在单一技术平台内实现，而且就目前情况而言，有几个重要的障碍阻碍了其进一步发展：

我们正在见证微凸块节距缩放和混合键合驱动的芯片间电气互连的巨大进步，这允许对 SoC 功能进行细粒度划分。基于硅光子学的光学互连和 3D 互连的进步实现了联合封装，以更短的长度提供高带宽、低功耗的光学连接。这就引出了一个问题：SoC 方法是否仍然保持其原有的能效优势。分成多个芯片可以在成本和性能优化方面带来巨大的好处。应用的多样性需要先进的技术来突破计算性能的界限，这使得 CMOS 达到了其作为通用平台所能提供的极限。设计人员现在需要解决单一平台的限制，这有时会导致效率大幅降低。整个 CMOS 平台的整体缩放解决方案变得越来越难以实现。例如，2 纳米纳米片技术将使传统的厚氧化物 IO 电路从 SoC 中移出。SRAM 的扩展程度不如逻辑，并且 SoC 中的功率需要通过背面互连网络进行分配，因为正面互连电阻会变得令人望而却步。由于晶体管 RC 寄生效应的增长快于驱动强度的增长，CMOS 的节点到节点性能改进也显着降低。由于设计规则和工艺集成的复杂性，先进 CMOS 的设计和晶圆成本显着增加，因此出现了这种情况。从通用到彩票

在技术和产品需求不断变化的有趣背景下，创造性的组合催生了创新的解决方案。例如，Apple M1 Ultra 本质上是通过硅桥将两个芯片缝合在一起，从而创建具有前所未有的性能和功能的混合 SoC。AMD 通过在原始处理器 SoC 顶部 3D 堆叠 SRAM 芯片来增加内存容量。在人工智能领域，超级横向扩展处理系统（例如全晶圆 Cerebras 的 WSE-2 和 Nvidia 的大型 GPU 芯片 H100 组合 HBM DRAM）正在突破深度学习计算的界限。

上面的例子说明了技术开发是如何根据给定应用程序空间的具体需求而被推向极端的。与此同时，增强现实和虚拟现实、6G 无线和自动驾驶汽车等新兴应用将需要极大的性能改进和功耗降低。工作负载和操作条件将进一步增加 CMOS 所支持的实现的多样性，从而迫使人们做出更多次优的妥协。

换句话说，我们正在目睹 CMOS 未能发挥其作为通用技术的强大作用。相反，我们最终会遇到这样的情况：应用程序的成功将取决于可用的 CMOS 满足其特定边界条件的程度。Sara Hooker 创造了“硬件彩票”，表明硬件决定了哪些研究想法会成功或失败。

协同优化系统和技术

当你唯一的工具是锤子时，你很容易把所有问题都当作钉子来对待。解决这个难题的唯一方法是扩展工具箱。换句话说，我们需要更加通用的技术平台，因为移动芯片组的能源、成本、温度、功率密度、内存容量、速度等限制与 HPC 或 VR 系统的限制非常不同。

这就是为什么我们设想一种由系统技术协同优化 (STCO) 驱动的全新范例：CMOS 2.0。STCO 涉及系统设计人员与技术团队密切合作，以确定最合适的选项，而不是依赖现成的扩展选项。技术团队在开发下一代产品时还需要了解特定的系统规范。应用程序、工作负载和系统限制的多样性将需要更广泛的技术选择。

它需要重新思考技术平台，以便满足各种系统和应用程序的需求。CMOS 2.0 通过启用定制芯片来实现这一目标，这些芯片是根据多个 3D 堆叠层中的各种功能的智能分区而构建的（图 1）。

CMOS2.0 具有与经典 CMOS 平台相同的“外观和感觉”

与我们今天看到的异构系统不同，在异构系统中，混合键合解决了内存限制，有源中介层解决了带宽限制，背面配电网络解决了功耗问题，而 CMOS 2.0 通过在 SoC 内部引入异构性，采取了更具革命性的方法。它将具有与经典 CMOS 平台相同的“外观和感觉”，同时为系统优化提供更多功能。密集逻辑层将代表大部分成本，并且仍然需要扩展。然而，其他缩放限制现在已被物理删除到其他层。

两全其美的

CMOS 2.0 将利用现有的和新的先进 2.5D 和 3D 互连技术，例如密集间距铜混合键合、电介质键合、小芯片集成、晶圆背面处理以及涉及异质层转移的顺序 3D 集成。它将允许 SoC 的高互连粒度以及封装内系统提供的高科技异构性，从根本上解除传统 CMOS 的限制。

CMOS 2.0 将允许使用低电容、低驱动晶体管来驱动短程互连，同时利用单独层中的高驱动晶体管来驱动长程互连。新的嵌入式存储器可以作为高速缓存层次结构中的单独层引入。它还可以实现极端的 BEOL 节距图案以进行缩放，而不受电源压降的限制。引入非硅器件（如 2D 材料）、新型嵌入式存储器（如MRAM或沉积氧化物半导体）将变得更加容易，因为它们无需满足通用 CMOS 规范。对于设计人员来说，CMOS 2.0 平台感觉就像传统的 CMOS，但具有显着扩展且更通用的工具箱。

虽然尺寸缩放不再是推动计算缩放的唯一答案，但 CMOS 2.0 不会消除增加密度的需要。然而，扩展问题必须以更全面的方式解决，因为答案会根据应用程序的不同而不同。高密度逻辑将优化每瓦性能，而高驱动逻辑则保持关键路径中的带宽和性能。扩展性较差的设备，例如密集逻辑厚氧化物 IO、电源开关、模拟或 MIMCAP，现在可以使用更具成本效益的技术节点集成在单独的层中。移除所有必要但不可扩展的 SoC 部件也为一系列新型设备打开了大门。

革命已经开始

背面配电网络是我们进入新 CMOS 2.0 时代的第一个迹象。所有主要代工厂都宣布他们将转向在晶圆背面配备配电系统的集成芯片，这对于实现高性能和节能的电子设备变得越来越重要。晶圆背面处理的使用为集成电源开关等设备、从正面迁移全局时钟路由或添加新的系统功能提供了机会。

可以说，这种范式转变提供了更复杂的技术现实。EDA 工具的发展速度有多快？分区的成本和复杂性是否会变得令人望而却步？CMOS 2.0 平台的热性能是否可控？只有时间会给出答案。引用德国哲学家和革命家弗里德里希·恩格斯的话：“没有人确切知道他正在创造的革命。”与此同时，这也正是这些时代如此迷人的原因。探索这些未知领域需要整个半导体生态系统的密切合作和共同创新。受到威胁的不是摩尔定律本身，而是它所代表的促进经济增长、科学进步和可持续创新的能力。